新 闻1：DRAM厂商已启动DDR6产品开发，目标2028年实现商业化出货
去年有报道称，包括、SK海力士和美光在内的DRAM制造商早已启动了DDR6的开发工作，专注于芯片设计、控制器验证和封装模块集成。DRAM制造商已经完成DDR6原型芯片设计，正在与英特尔和AMD等内存控制器和平台厂商合作进行接口测试。
据The Elec报道，三星、SK海力士和美光这些DRAM制造商最近已经与基板供应商协调DDR6内存模块的开发工作，包括厚度、堆叠结构和布线等。目前DDR6原型产品正在生产和验证当中，这部分工作也是在JEDEC固态技术协会监督下进行的。
JEDEC于2024年提供了DDR6初步草案，在性能和架构方面取得了重大进步。其转向多通道设计，采用4×24位子通道，有别于DDR5的2×32位设置，这将会带来更好的并行处理、数据流和带宽利用率，当然也对模块I/O设计和信号完整性提出了更高的要求。
预计DDR6的速率从8.8 Gbps起步，最高至17.6 Gbps，甚至可能扩展至21 Gbps。同时DDR6支持新的CAMM2标准，取代长期使用的SO-DIMM和DIMM标准，提供了更高的带宽、更高的密度、更低的阻抗和更纤薄的外形尺寸，也解决了传统内存插槽的物理限制。
目前业界已经完成了向DDR5的过渡，去年在服务器市场的占比超过了80%，今年预计达到90%。原本JEDEC可以更早地发布DDR6标准规范，但是一些主要规格迟迟未能敲定，包括厚度、信号使用、功率范围和引脚设计等。随着DRAM制造商加速DDR6标准产品的开发，这一情况将有所改变，预计2028年至2029年之间实现商业化。
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这么快吗？我感觉很多玩家可能连DDR5都还没用上，厂商的DDR6就已经快完工了。不过回头看一下，从第一代使用DDR5的家用平台到现在也过了5年了，DDR4如果从SkyLake开始算，到12代酷睿i使用DDR5也才6年，现在DDR6准备正常好像也挺对的。
不过这次的DDR6变化非常巨大，不管是物理形态还是通道位宽，想来应该不会再有前几代那样同时兼容两代的情况了。
新 闻 2： NEO半导体3D X-DRAM技术已通过概念验证，并获得新的战略投资
据TomsHardware报道，NEO半导体宣布3D X-DRAM技术已通过概念验证（POC），证明了利用现有3D NAND生产线可以制造一类新型高密度DRAM的可行性。在这次验证中，NEO半导体达成了 10¹⁴ 循环耐久、读写延迟＜10ns、85℃ 下数据保持时间＞1s的测试结果，得到了测试机构积极的评价。
3D X-DRAM是首款基于无电容器浮体单元技术的类3D NAND DRAM单元结构，可以使用3D NAND的工艺制造，并且只需要一个掩模来定义位线孔并在孔内形成单元结构，这种结构简化了工艺步骤，提供一种高速、高密度、低成本、高良率的解决方案。这是一个关键点，因为先进DRAM开发的主要限制因素不是设计创新，而是制造成本和工艺兼容性。
按照NEO半导体的说法，3D X-DRAM技术可以生产230层堆叠128Gbit的DRAM芯片，存储密度是现在DRAM芯片的8倍，而且预计在2030到2035年间就能实现1Tb的容量，也就是说单根双面的内存就能实现2TB的容量，服务器用内存使用32颗芯片就能实现单根4TB的容量，未来AI应用是驱动高性能和大容量存储器半导体的增长点。
此外，NEO半导体还宣布得到了Acer创始人施振荣领导的新战略投资。
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而在不久前，NEO半导体公开过一种使用3D NAND类似技术的3D X-DRAM，与3D NAND一样的，这种3D堆叠技术能够极大的提升单颗内存颗粒的容量，且不会像3D NAND一样对寿命和耐久造成太大的影响，毕竟DRAM本就是一种易失性存储，确实不存在反复擦写影响寿命的问题，看来确实是一个优越的发展方向。
新 闻3： 三星和SK海力士争相开发3D DRAM，各自选择不同的技术路线
三星和SK海力士是DRAM领域位列前二的领导厂商，过去几年里，都在加快3D DRAM商业化进程，以改变存储器行业的游戏规则。特别是最近两年，存储行业在人工智能（AI）热潮的推动下出现了爆炸性的增长，高性能DRAM技术站到了舞台中央。
据Wccftech报道，不同于CPU，存储芯片需要依靠电容器存储数据，可是随着制程节点不断缩小，存储数据的复杂度增加，因为电容器必须达到一定尺寸才能工作。一直以来，DRAM开发的重点是通过减小电路线宽来提高密度，但随着线宽进入10nm范围，电容器漏电和干扰等物理限制明显增加，为此厂商转向3D DRAM，来克服物理的极限。
3D DRAM设计的重点是解决缩放和多层堆叠的难题，另外还有电容器和晶体管缩小，以及单元间连接和通孔阵列，厂商需要制定相应的工艺来满足生产的要求。有业内人士透露，三星和SK海力士各自押注不同的技术路线来制造下一代DRAM芯片。
三星在2022年量产的3nm制程节点上，首次引入了GAAFET全环绕栅极晶体管工艺，现在也打算放到DRAM芯片制造上。在逻辑芯片制造中，GAAFET通过栅极包裹沟道来提升电流控制力，不过在DRAM中，三星需要将GAAFET晶体管与电容器整合到同一单元内，正在考虑的一种技术是将负责读写等操作的控制电路置于存储阵列下方，类似于NAND闪存的设计。
SK海力士有些不同，正常尝试4F²单元结构，即将晶体管垂直堆叠，栅极材料包裹在周围，而负责接收电容数据的组件放到晶体管柱的下方。看起来这种方法与GAAFET有些类似，但是空间布局上是不同的。
三星和SK海力士都希望自己的方法得到认可，成为标准，从而主导下一代DRAM芯片。
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而两家大厂也投入了3D DRAM的竞逐中，毕竟我们也说过，3D堆叠结构的DRAM内存有诸多的优势。其实，此前未发展此类技术也是有原因的，在AI时代之前，大家没有这么大的内存容量需求，消费级128G、专业级1-2T，已经很恐怖了，但AI对内存的需求会更加的大，这也就促进了3D DRAM被提上了日程，不知道什么时候能看到实物，又是否能影响到消费级平台呢？？
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